Untuk Kondisi 1, input T(B2) = don't care, PRE(B1) = 1, CLR(B0) = 0. B2 terhubung dengan clock, B1 terhubung dengan S, dan B0 terhubung dengan R. Maka akan didapatkan output Q = 0; Q; = 1. Hal tersebut dikarenakan pin yang terdapat pada S dan R merupakan aktif low, dimana dia akan aktif saat berlogika 0. Dimana pada kondisi ini didapatkan nilai R berlogika 0, maka ia akan memaksa output atau Q untuk berlogika 0.
Untuk Kondisi 2, diketahui input T(B2) = don't care, PRE(B1) = 0, CLR(B0) = 1. Maka akan didapatkan output Q = 1; Q; = 0. Hal tersebut dikarenakan arus yang masuk pada S = 0 R = 1 dimana set reset merupakan aktif low yang mana akan aktif saat berlogika 0 maka dari itu set aktif dan akan memaksa nilai Q' untuk bernilai 0 atau saat reset tidak aktif, ia akan memaksa output untuk logika 1.
Untuk Kondisi 3, diketahui input T(B2) = don't care, PRE(B1) = 0, CLR(B0) =0. Maka akan didapatkan output Q = 1; Q; = 1. Hal tersebut dikarenakan pin set reset merupakan aktif low, dan akan memaksa output untuk berlogika 1. Disini akan terjadi kondisi terlarang atau keadaan yang tidak diperbolehkan.
Untuk Kondisi 4, diketahui input T(B2) = clock, PRE(B1) = 1, CLR(B0) =1. Maka akan didapatkan output Q = toggle; Q; = toggle. Hal tersebut dikarenakan output yang didapatkan akan berubah ubah secara terus-menerus.
Tidak ada komentar:
Posting Komentar