11.11 Designing Counters with Arbitrary Sequences
1. Tujuan [kembali]
a.) Mengetahui apa itu adder subtractor.
b.) Memahami prinsip kerja adder subtractor.
c.) Dapat merangkai rangkaian adder subtractor.
2. Alat dan Bahan [kembali]
A. Alat
1. Power Supply
Power Supply atau dalam bahasa Indonesia disebut dengan Catu Daya adalah suatu alat listrik yang dapat menyediakan energi listrik untuk perangkat listrik ataupun elektronika lainnya.
2. Voltmeter DC
Difungsikan guna mengukur
besarnya tegangan listrik yang terdapat dalam suatu rangkaian listrik. Dimana,
untuk penyusunannya dilakukan secara paralel sesuai pada lokasi komponen yang
sedang diukur.
3. Generator DC
4.
logicprobe
Logic probe atau logic tester
adalah alat yang biasa digunakan untuk menganalisa dan mengecek status logika
(High atau Low) yang keluar dari rangkaian digital. Objek yang diukur oleh
logic probe ini adalah tegangan oleh karena itu biasanya rangkaian logic probe
harus menggunakan tegangan luar (bukan dari rangkaian logika yang ingin diukur)
seperti baterai. Alat ini biasa digunakan pada IC TTL ataupun CMOS
(Complementary metal-oxide semiconductor).
Logic probe menggunakan dua
lampu indikator led yang berbeda warna untuk membedakan keluaran High atau Low.
Yang umum dipakai yaitu LED warna merah untuk menandakan output berlogika HIGH
(1) dan warna hijau untuk menandakan output berlogika LOW(0).
5.
Baterai (12
V)
Merupakan penyuplai energi berupa listrik.
B. Bahan
1. Logicstate
Logicstate berfungsi untuk memberi tegangan rendah atau tinggi, atau logika 1 atau logika 0.
2. Gerbang Logika OR
Gerbang OR memerlukan 2 atau lebih Masukan (Input) untuk menghasilkan hanya 1 Keluaran (Output). Gerbang OR akan menghasilkan Keluaran (Output) 1 jika salah satu dari Masukan (Input) bernilai Logika 1 dan jika ingin menghasilkan Keluaran (Output) Logika 0, maka semua Masukan (Input) harus bernilai Logika 0. Simbol yang menandakan Operasi Logika OR adalah tanda Plus (“+”). Contohnya : Z = X + Y.
Simbol dan Tabel Kebenaran Gerbang OR (OR Gate) :
Gerbang Logika OR (IC 7432)
Gerbang OR atau disebut juga "OR GATE" adalah jenis gerbang logika yang memiliki dua input (Masukan) dan satu output (keluaran). Meskipun memiliki pengertian yang sama dengan gerbang OR tapi memiliki perbedaan pada simbol dan tabel kebenaran.
Konfigurasi pin IC 7432:
3. Gerbang AND
Konfigurasi:
|
Pin Number |
Description |
|
1 |
A Input Gate 1 |
|
2 |
B Input Gate 1 |
|
3 |
Y Output Gate 1 |
|
4 |
A Input Gate 2 |
|
5 |
B Input Gate 2 |
|
6 |
Y Output Gate 2 |
|
7 |
Ground |
|
8 |
Y Output Gate 3 |
|
9 |
B Input Gate 3 |
|
10 |
A Input Gate 3 |
|
11 |
Y Output Gate 4 |
|
12 |
B Input Gate 4 |
|
13 |
A Input Gate 4 |
|
14 |
Vcc - Positive Supply |
Spesifikasi :
|
4. Gerbang Logika XOR
 |
3. Dasar Teori [kembali]
Tabel eksitasi mirip dengan tabel karakteristik yang telah kita bahas pada bab sebelumnya tentang flip flop. Tabel eksitasi mencantumkan keadaan saat ini, keadaan berikutnya yang diinginkan, dan input flip-flop (J, K, D, dll.) yang diperlukan untuk mencapainya. Hal yang sama untuk flip-flop JK dan flip-flop D masing-masing ditunjukkan pada Tabel 11.7 dan 11.8. Mengacu pada Tabel 11.7, jika keluaran dalam keadaan berlogika '0' dan diinginkan agar masuk ke dalam keadaan berlogika '1' pada saat terjadinya pulsa clock, masukan J harus dalam keadaan berlogika '1' dan input K dapat dalam keadaan logika '0' atau logika '1'. Hal ini benar karena, untuk transisi '0' ke '1', ada dua kemungkinan kondisi masukan yang dapat mencapai hal ini. Ini adalah J = 1, K =0(mode SET) dan J = K = 1 (mode peralihan), yang selanjutnya mengarah ke J = 1 K= X (0 atau 1). Entri lain dari tabel eksitasi dapat dijelaskan pada baris serupa. Dalam kasus flip-flop D, masukan D sama dengan status logika keadaan selanjutnya yang diinginkan. Hal ini berlaku karena, dalam kasus flip-flop D, masukan D ditransfer ke keluaran pada saat terjadinya pulsa clock, terlepas dari status logika keluaran Q saat ini.
Diagram Transisi Keadaan
Diagram transisi keadaan adalah representasi grafis dari berbagai keadaan dari rangkaian sekuensial tertentu dan urutan terjadinya keadaan-keadaan ini sebagai respons terhadap masukan jam. Negara bagian yang berbeda diwakili oleh lingkaran, dan panah yang menghubungkannya menunjukkan urutan terjadinya negara bagian yang berbeda. Sebagai contoh, Gambar 11.24 menunjukkan diagram transisi keadaan dari pencacah biner MOD-8.
Prosedur Desain
Kami akan mengilustrasikan prosedur desain dengan bantuan sebuah contoh. Kami akan melakukan ini untuk desain pencacah sinkron MOD-6, yang mengikuti urutan penghitungan 000, 010, 011, 001, 100, 110, 000, 010, : 
1. Tentukan jumlah sandal jepit yang diperlukan untuk tujuan tersebut. Identifikasi keadaan yang tidak diinginkan. Dalam
kasus ini, jumlah flip-flop yang diperlukan adalah 3 dan keadaan yang tidak diinginkan adalah 101 dan 111
2. Gambarlah diagram transisi keadaan yang menunjukkan semua keadaan yang mungkin terjadi termasuk keadaan yang tidak diinginkan.
Negara bagian yang tidak diinginkan harus digambarkan sedang transit ke negara bagian mana pun yang diinginkan. Kami telah memilih
negara bagian 000 untuk tujuan ini. Penting untuk menyertakan keadaan yang tidak diinginkan untuk memastikan bahwa, jika penghitung
secara tidak sengaja masuk ke salah satu keadaan yang tidak diinginkan ini karena kebisingan atau peningkatan daya, penghitung akan
menuju ke keadaan yang diinginkan untuk melanjutkan urutan yang benar pada penerapan jam berikutnya. detak. Gambar 11.25
menunjukkan diagram transisi keadaan
3. Gambarkan tabel eksitasi untuk pencacah, daftarkan keadaan saat ini, keadaan selanjutnya yang sesuai
dengan keadaan sekarang dan status logika yang diperlukan dari masukan flip-flop (JDanKmasukan jika
penghitung ingin diimplementasikanJKsandal jepit). Tabel eksitasi ditunjukkan pada Tabel 11.9
Tabel eksitasi rangkaian dapat digambarkan dengan sangat mudah setelah kita mengetahui tabel
eksitasi dari flip-flop yang akan digunakan untuk membangun counter. Misalnya, mari kita lihat baris
pertama tabel eksitasi (Tabel 11.9). Pencacah berada dalam keadaan 000 dan akan menuju ke 010 jika
diterapkan pulsa jam. Artinya, keluaran normal dariC, BDanAsandal jepit masing-masing harus
menjalani transisi '0' ke '0', '0' ke '1' dan '0' ke '0'. Mengacu pada tabel eksitasi aJKflip-flop, transisi yang
diinginkan dapat terwujud jika status logikanyaJA,KA,JB,KB,JCDanKCseperti yang ditunjukkan pada tabel
eksitasi.
4. Langkah selanjutnya adalah merancang rangkaian logika untuk pembangkitanJA,KA,JB,KB,JCDanKCmasukan dari
yang tersediaA, A, B, B, CDanCkeluaran. Hal ini dapat dilakukan dengan menggambar peta Karnaugh untuk
setiap masukan, meminimalkannya, dan kemudian menerapkan ekspresi Boolean yang diperkecil. Peta
Karnaugh untukJA,KA,JB,KB,JCDanKCmasing-masing ditunjukkan pada Gambar 11.26(a), (b), (c), (d), (e) dan (f).
Ekspresi Boolean yang diperkecil adalah sebagai berikut:
Ekspresi di atas sekarang dapat digunakan untuk mengimplementasikan rangkaian kombinasional untuk
menghasilkanJA,KA, JB,KB,JCDanKCmasukan. Gambar 11.27 menunjukkan rangkaian counter lengkap
File HTML [Download]
Rangkaian [Download]
Rangkaian [Download]
Rangkaian [Download]
Video Rangkaian Rangkaian [Download]
Video Rangkaian Rangkaian [Download]
Video Rangkaian Rangkaian [Download]
Data Sheet JFET [Download]
Data Sheet Resistor [Download]
Data Sheet Baterai [Download]
Tidak ada komentar:
Posting Komentar